삼성전자가 3나노미터 반도체 양산을 앞두고 위탁생산(Foundry) 생태계를 강화하고 있다.
나노미터는 10억분의 1미터다. 반도체 공정에서 나노미터는 전기 회로 선폭을 뜻한다. 숫자가 작을수록 전기 회로가 미세하다. 선폭이 짧으면 더 많은 전기 회로를 넣을 수 있어 반도체 성능이 좋다. 칩 크기가 작으면 실리콘기판(웨이퍼·Wafer) 하나로 만드는 양은 늘어나 원가 경쟁력이 강해진다.
삼성전자는 18일 세이프(SAFE·Samsung Advanced Foundry Ecosystem)포럼을 열고 이런 내용을 발표했다.
삼성전자는 협력·고객사들과 최첨단 공정으로 반도체 칩 만드는 법을 논의했다.
고성능컴퓨팅(HPC)·인공지능(AI) 분야 전자설계자동화(EDA), 클라우드(Cloud), 설계자산(IP), 디자인솔루션파트너(DSP), 포장(Package) 등 파운드리 모든 분야 기반 시설을 확대했다.
삼성전자는 내년 상반기 3나노 반도체를 양산할 예정이다. 국내외 설계 전문 회사(팹리스·Fabless)가 혁신적인 반도체를 개발하도록 돕고 있다.
삼성전자는 80개 이상의 전자설계자동화(EDA) 도구와 기술을 확보했다. 3나노 GAA(Gate-All-Around) 구조에 알맞은 설계 인프라와 2.5차원(D)·3D 패키지 설계 방법, 설계 정보를 관리·분석하기 위한 인공지능 기반 EDA 등이다. 그래픽처리장치(GPU)를 활용한 컴퓨팅 방식 등 새로운 기술을 도입해 설계 시간도 줄였다.
통합 클라우드설계플랫폼(CDP)으로 고객의 기존 설계 환경과 연계하는 기능을 지원한다. 설계에 필요한 소프트웨어를 미리 설치할 수 있다.
삼성전자는 네트워크·데이터센터 등에 쓰이는 고성능 직렬화·병렬화(Serializer-Deserializer) IP를 포함한 응용처별 IP를 3천600개 이상 제공한다.
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반도체 후공정 포장·시험(OSAT) 생태계도 키운다. 2.5D·3D 등 다양한 방법으로 ‘무어의 법칙’을 넘어서겠다고 나섰다. 미국 인텔 공동 창업자 고든 무어는 1965년 4월 잡지 ‘일렉트로닉스’에 “18개월마다 칩에 집적할 수 있는 트랜지스터 수가 2배씩 늘어날 것”이라고 밝혔다. 이 이론은 인텔 반도체 전략으로 자리 잡고 무어의 법칙으로 불렸다. 그동안 반도체 회사들은 무어의 법칙에 따라 칩 개발 계획을 세웠다.
이상현 삼성전자 파운드리사업부 디자인플랫폼개발실 전무는 “데이터 중심 시대로 바뀌면서 고객 요구가 많아졌다”며 “삼성전자는 혁신·지능·집적으로 높은 수준을 제공하겠다”고 말했다.
