삼성 차세대 반도체 공정 핵심은...

삼성전자의 차세대 반도체 공정기술 로드맵이 공개됐다. 대용량·고성능이 요구되는 모바일 기기 환경에 맞춰 쉬링크(공정기술 미세화)와 함께 저전력에 초점을 두고 연구개발을 진행 중이다.

김형준 삼성전자 반도체연구소 기술기획그룹 부장은 2일 한국반도체산업협회 주최로 양재동 엘타워에서 열린 제 2회 반도체 공정포럼 세미나에서 D램, 낸드플래시, 로직 반도체 공정별 로드맵을 공개했다.

김형준 부장은 “모바일 기기가 고성능화 되면서 메모리 용량은 1년마다 2배 수준으로 성장하고 있고 CPU 성능도 3년에 2배씩 향상되고 있지만 이를 유지시켜줄 수 있는 배터리 기술 향상은 3년에 1.1배 수준”이라면서 “특히 CPU의 주요 부분을 차지하는 로직과 메모리 부분에서 저전력화를 달성해야하는 목표가 생겼다”고 말했다.

이에 주요 제조사들의 최신 반도체 공정 기술 개발은 저전력에 초점을 맞추고 진행되고 있다. 삼성전자 역시 이를 중심으로 20나노 이후 차세대 기술을 준비 중이다.

우선 D램 공정의 트랜지스터 설계기술은 RCAT(Recess Channel Array Transistor)과 SRCAT(Spherical Recess Cell Array Transistor)에서 발전된 워드라인 매립형 기술인 BCAT(Buried Cell Array Transistor)이 상용화되면서 현재 20나노대 공정까지 적용되고 있다. 20나노 이하에서는 셀구조가 복잡해지는 만큼 VCAT, 1T-D램, STTM램, MEMS 등 여러가지 후보군들을 두고 개발 중이다.

이와 함께 고성능의 트랜지스터를 구현하면서 낮은 전력소모를 달성하기 위해 하이케이메탈게이트(HKMG) 등 로직에 적용되던 기술을 D램에 접목하고 있다.

패터닝 부분에서는 기본적으로 광원에 대한 파장을 줄이기 위해 현재 193나노 ArF-i에서 13.5나노 EUV로 기술 트렌드가 넘어가고 있다. 정보를 저장하는 캐패시터 구조도 TIT(TiN/Insulator/TiN)에서 RIR(Ru/Insulator/Ru) 전극으로 옮겨가는 변곡점에 있다.

낸드플래시 분야에서 삼성전자는 그 동안 여러 번의 패터닝을 거치는 DPT(Double Patterning Technology), QPT(Quadruple Patterning Technology) 등 플래너(Planar) 방식으로 쉬링크를 해왔다. 하지만 이 같은 수평구조에서 문제점이 발생하면서 삼성전자는 셀 구조를 수직으로 쌓아올리는 3D 적층방식을 시도하고 있다.

김 부장은 “낸드플래시는 기본적으로 고전압으로 동작하기 때문에 배치가 촘촘해지게 되면 고전압에 의한 동작불량 문제들이 발생한다”면서 “삼성전자에서는 수직구조인 V낸드 방식으로 난관을 극복하려고 하고 있다”고 말했다.

삼성전자는 올 하반기부터 V낸드 방식의 낸드플래시 양산을 준비 중이다. 올해를 시작으로 내년부터는 낸드플래시 공정이 3D 적층 구조로 바뀌게 될 것으로 보인다. 이와 함께 PRAM, 3D R램 같은 신구조들도 후보기술로 두고 준비하고 있다.

적층 방식으로 생산이 이뤄지면서 패터닝에 있어서도 HARC(High Aspect Ratio Contact) 에칭 방식이 도입될 것으로 보인다. 기존 플로팅 기술(FG, Floating Gate)로 만들지 못하는 부분에는 플래시 셀 기술(CTF, Charge Trap Flash)을 활용할 수 있다.