AI 반도체 패키징 난이도↑...인텔 EMIB· TSMC CoWoS 경쟁 재점화

인텔, 실리콘 인터포저 대신 소형 브리지 적용 복잡도 줄여...실제 구현은 양사간 차이

AI 반도체 공정이 3나노급 이하 초미세화 단계에 진입하며, 과거 큰 면적으로 모든 구성 요소를 구성하는 단일 칩 방식에서 작은 다이(Die) 여러 개를 유기적으로 연결하는 칩렛 구조로 전환이 가속되고 있다.

초미세 공정일수록 다이를 무작정 키우는 데 물리적 한계가 명확하고, 대형 단일 칩에서 불량이 발생할 경우 수율 저하와 생산 비용 상승 부담도 늘어나기 때문이다.

문제는 칩렛 집적도를 높이기 위해 패키지 크기를 늘릴수록 비용과 수율 관리의 난이도가 다시 급증한다는 점이다. 실리콘 사용량과 공정 복잡도를 얼마나 효율적으로 통제하느냐가 핵심 경쟁력으로 떠오르고 있다.

인텔이 제공하는 반도체 통합 패키징 기술. (자료=인텔)

대만 TSMC의 2.5D 패키징 기술 'CoWoS(Chip on Wafer on Substrate)'에서도 대형 패키지화에 따른 비용과 수율 문제가 부각되는 가운데, 이를 해결할 대안으로 인텔 파운드리의 'EMIB' 기술이 주목받고 있다.

인텔 EMIB, 2018년부터 주요 제품 생산에 활용

인텔 EMIB는 기존 대형 실리콘 인터포저 대신 소형 실리콘 브리지를 활용하는 고밀도·저비용 패키징 솔루션이다. 반도체 다이와 기판 사이에 실리콘 인터포저를 넓게 깔아 덮는 대신, 기판 내부에 삽입된 소형 실리콘 브리지로 칩과 칩을 연결한다.

데이터센터 GPU 맥스. 47개의 각기 다른 실리콘 타일을 EMIB와 포베로스 기술로 결합했다. (사진=인텔)

브리지가 다이 사이의 고밀도 신호 연결을 담당하고 나머지 영역은 기존 유기 기판을 활용한다. 대형 실리콘 인터포저를 별도로 구성할 필요가 없고, EMIB-T 이전의 기본 EMIB 구조에서는 브리지에 실리콘 관통전극(TSV)을 적용하지 않는 것이 특징이다.

제온6+(클리어워터 포레스트)에 탑재되는 반도체 타일(조각) 세부 구성도. (자료=인텔)

인텔은 이미 수 년 전부터 상용 제품에 EMIB를 적용하며 양산 경험을 쌓아왔다. 2017년 FPGA 제품을 시작으로 2018년 노트북용 8세대 코어 프로세서를 시작해 데이터센터 GPU 맥스, 제온6, 제온6+ 등 핵심 제품군에 꾸준히 채택됐다.

대만 TSMC, 2012년부터 CoWoS-S 상용화

현재 반도체 패키징 시장에서 EMIB와 가장 직접적으로 비교되는 기술은 TSMC의 CoWoS-L이다.

TSMC의 CoWoS 내부 구조 적층 구조. (사진=TSMC)

TSMC는 2012년 대형 실리콘 인터포저 기반 CoWoS-S를 상용화했다. 이후 고대역폭메모리(HBM)와 CPU·GPU·NPU를 하나의 패키지에 가깝게 배치해 데이터 이동 거리를 줄이고 병목을 완화하는 기술로 자리 잡았다.

엔비디아 H100 등 주요 AI 가속기에 CoWoS 계열 기술이 적용되면서 AI 패키징 시장을 주도했다.

엔비디아 HGX H100 플랫폼. 패키징에 TSMC CoWoS 기술을 활용한다. (사진=지디넷코리아)

하지만 패키지가 커질수록 대형 실리콘 인터포저의 제조 난이도와 비용, 수율 문제가 커지는 것이 과제로 떠올랐다. TSMC가 이를 보완하기 위해 개발한 것이 CoWoS-L이다.

CoWoS-L vs EMIB...닮은 듯 다른 두 기술

CoWoS-L은 고밀도 연결이 필요한 CPU·GPU·NPU와 HBM 사이를 LSI(로컬 실리콘 인터커넥트) 브리지로 연결하고 나머지 영역은 RDL 기반 인터포저로 구성한다. 현재 엔비디아 B200·GB200 등 AI GPU 가속기 생산에 활용 되는 것으로 알려져 있다.

블랙웰 GPU 두 개와 그레이스 CPU로 구성된 GB200 가속기. (사진=엔비디아)

인텔 EMIB와 TSMC CoWoS-L 모두 '필요한 곳에만 실리콘 브리지를 쓴다'는 개념은 같다. 하지만 구조에는 차이가 있다.

CoWoS-L 구성도. (사진=TSMC)

인텔 EMIB는 실리콘 브리지를 유기 기판 내부에 직접 내장하는 방식이다. 반면 TSMC CoWoS-L은 LSI 실리콘 브리지가 들어간 RDL 인터포저를 별도로 제작한 뒤 기판에 부착하는 이중 구조로 제작된다.

이 차이는 대형 패키지에서 비용과 수율 경쟁력으로 이어질 수 있다. EMIB는 대형 인터포저라는 중간 구조물을 생략해 공정 단계를 줄이고, 필요한 부분에만 실리콘을 사용하기 때문이다.

실리콘 인터포저 대신 개별 브리지로 효율 향상

EMIB는 반도체 패키징 공정에서 낭비되는 실리콘과 공정 자체의 복잡도를 줄이는 면에서도 이점을 지녔다.

CoWoS-S는 300mm 원형 웨이퍼에서 생산한 실리콘 인터포저를 반도체 기판 전체에 붙이는 방식으로 제작된다.

TSMC의 CoWoS 내 인터포저 크기 전망. (사진=TSMC)

그러나 최종 반도체 패키지는 직사각형이므로 인터포저가 커질수록 웨이퍼 가장자리에서 버려지는 면적이 늘어난다. 특히 대형 실리콘 인터포저를 사용하는 CoWoS-S에서는 패키지 면적 확대에 따른 실리콘 활용 효율 문제가 더욱 커질 수 있다.

TSMC CoWoS와 인텔 EMIB 기술 구현시 비교. (자료=트렌드포스)

또 대형 실리콘 인터포저를 반도체 기판 전체에 붙이는 공정은 면적이 커질수록 휨이나 열팽창 차이에 따른 공정 부담이 증가한다.

반면 EMIB는 작은 브리지를 필요한 만큼 기판에 직접 탑재하는 방식으로 대형 패키지 제작시 공정을 단순화하고 제조·접합 부담을 줄일 수 있다.

EMIB, 인텔 벗어나 외부 생태계로 확장

인텔은 그간 EMIB를 자체 제조 프로세서와 반도체에만 적용해 왔다. 그러나 2021년 인텔이 IDM 2.0 전략을 내세우고 파운드리를 강화하면서 이를 외부 고객 대상으로 확대하려는 움직임을 보인다.

구글클라우드가 공개한 8세대 텐서처리장치(TPU)중 학습용 칩 8t(왼쪽)와 추론용 칩8i. (사진=구글클라우드)

구글은 내년 하반기부터 생산할 텐서처리장치(TPU) 'v8e' 생산에 EMIB 활용도 검토중이다. 설계·제조 지원은 미디어텍, 칩 양산은 TSMC, 패키징은 인텔이 담당하는 구조다.

다만 EMIB는 주로 다이 간 고밀도 신호 연결에 초점을 맞춘 구조다. 많은 전력을 소모하는 HBM을 내장한 AI 가속기처럼 전력 요구량이 큰 패키지에서는 전력 공급과 신호 전달 경로를 더욱 고도화할 필요가 있다.

XPU(연산장치)와 HBM4 모듈을 연결한 EMIB-T 구현 사례. (사진=인텔 파운드리)

인텔은 이를 보완하기 위해 브리지 구조에 전력 공급용 TSV 연결 경로를 추가한 차세대 기술 'EMIB-T'를 선보일 예정이다.

최근 삼성전기와 LG이노텍 등 국내 주요 기판 기업들도 EMIB-T용 패키지 기판 공급망 진입을 목표로 개발과 테스트를 진행 중인 것으로 알려졌다.

시스템 반도체 요구 사항 증가... EMIB 관심도 높아질 전망

EMIB와 CoWoS-S/L 중 어느 쪽이 우위에 있다고 단언하기는 어렵다. 양사 주장과 달리 실제 비용과 수율은 패키지 설계와 생산 조건, 기판·조립 공정 등에 따라 얼마든지 달라질 수 있다.

TSMC는 7나노급 이하 공정에서 인텔 파운드리 대비 더 많은 고객사를 확보했고 양산 노하우를 바탕으로 CoWoS-L의 인터포저 크기와 패키징 생산능력을 확대하고 있다. 반면 인텔은 현재까지 파운드리 부문에서 대형 외부 고객사를 확보하지 못한 상태다.

인텔 파운드리가 2025년 말 제시한 대형 반도체 패키징 예시. (사진=인텔)

현재 반도체 생태계는 단순히 '누가 더 많은 다이를 연결하느냐'가 아니라, '같은 패키지라도 누가 더 높은 수율과 낮은 비용으로 제때 생산할 수 있느냐'를 따지는 상황으로 흘러가고 있다.

CPU와 GPU, NPU 등 연산용 반도체가 앞으로 더 많은 HBM과 메모리를 하나의 패키지에 결합하는 '시스템 오브 칩(system of Chips)' 형태로 발전하면서, EMIB 도입을 검토하는 팹리스는 더 늘어날 것으로 보인다.