K-시스템반도체 인재 요람 'IDEC 콩그레스 2026' 개최

[대전=전화평 기자] 국내 시스템 반도체 설계 인재 양성의 중추인 반도체설계교육센터(IDEC)가 올 한 해 일군 연구개발(R&D) 성과를 공유하는 자리를 마련했다. 글로벌 인공지능(AI) 반도체 패권 전쟁을 헤쳐 나갈 설계 인재 양성 요람으로서 K-반도체 기초 체력을 보여준 것이다. 다만 대외 호황 속에서도 정부의 예산 삭감으로 현장 인프라 운영에 적지 않은 애로사항을 겪고 있는 것으로 나타났다.

IDEC은 2일 대전 카이스트(KAIST)에서 전국 반도체 학계 교수 및 학생들을 온·오프라인으로 초청해 'IDEC 콩그레스 2026'을 개최했다.

올해로 설립 31년 차를 맞은 IDEC은 산업통상부와 국내 주요 반도체 기업의 협력으로 구축한 설계 인재 양성 요람이다. 현재 본원을 중심으로 전국 6개 지역 캠퍼스(지역센터)를 운영 중이다. 국내 74개 대학, 460여 명 교수진이 참여해 매년 3000명의 석·박사 과정 학생들에게 첨단 설계 인프라를 제공하고 있다.

박인철 IDEC 소장(카이스트 전기및전자공학부 교수)은 지난해 성과를 공개했다. IDEC은 지난해에만 전국 대학원생을 대상으로 총 323개의 반도체 칩 제작(MPW)을 지원했다. 개별 구매 시 수천만 원에서 수십억 원에 달하는 전자설계자동화(EDA) 툴을 총 5400여 카피(copy) 이상 안정적으로 보급했다. 연간 1474건에 달하는 전문 교육 강좌를 개설해 총 5500여 명의 학생들이 설계 직무 교육을 이수했다.

취업 경쟁력 강화를 위한 '학부생 설계 인증 과목 제도'에는 카이스트를 포함한 전국 37개 대학(89개 과목)이 참여하고 있다. 지난해에만 학부생들을 대상으로 약 900개의 이수 증명서가 발급돼 실전형 인재 배출에 기여하고 있다. 학부생 설계 동아리를 중심으로 진행하는 '시스템 반도체 설계 챌린지'에는 지난해 84개 팀이 참여해 4.7대 1 경쟁률 속에서 산업통상부 장관상 등을 주요 상을 수여했다.

올해 콩그레스에서 가장 주목받은 핵심 화두는 '삼성전자 14나노미터(10억분의 1m) 핀펫(FinFET) 공정'의 본격 도입이다. IDEC은 지난 2019년 28나노 공정 지원을 시작으로 삼성 파운드리와 협력을 고도화해 왔다. 올해 공식적으로 첨단 14나노 공정을 설계 환경에 추가했다.

14나노 공정은 '국가핵심기술'로 지정돼 있어 대학 연구실 단위 접근이 까다로운 분야다. IDEC은 삼성이 요구하는 철저한 보안 규정을 준수하는 전용 클라우드 설계 인프라를 독자 구축했다. 대학별 분산 설계를 위해 대당 1억 원에 달하는 독립 클라우드 서버 48대를 마련했다. 외부 기술 유출을 차단하는 무단 이동 방지 보안 프로그램과 AI 기반 카메라 감지 시스템까지 갖췄다.

공정 이용 조건도 엄격하게 관리된다. 기술 보호를 위해 외국인 학생의 참여는 전면 제한되고, 학생들이 설계한 칩은 수령 후 6개월 이내에 지도교수 책임하에 전량 반납해야 한다.

박 소장은 "까다로운 보안 조건 속에서도 올해 48개 팀의 지원 수요가 거의 만석에 이를 정도로 첨단 공정에 대한 대학 현장 수요가 폭발적이다"라고 설명했다.