삼성전자, 업계 최소 크기 3D 적층 트랜지스터 구현

VLSI 심포지엄서 8.29점 받아...제출 논문 중 최상위권 지위

삼성전자가 최첨단 파운드리 공정 개발에서 괄목할 성과를 거뒀다. 기존 평면에 배치되던 트랜지스터를 위아래로 쌓는 '수직 적층 트랜지스터(3D Stacked FET)' 기술을, 업계 게이트 간격으로 구현하는 데 성공했다.

17일 업계에 따르면 삼성전자는 업계 최소 크기의 수직 적층 트랜지스터 구현한 성과로 미국 주요 반도체 학회인 'VLSI 2026' 심포지엄에서 최우수 논문 타이틀을 얻었다.

트랜지스터 구조의 발전 방향. 맨 우측이 3D 적층형 트랜지스터 구조에 해당한다(사진=삼성전자)

트랜지스터는 전기 신호를 증폭하거나 제어하는 장치로, 반도체 성능을 좌우하는 핵심 요소로 꼽힌다. 이에 반도체 업계는 트랜지스터 내에서 전류가 흐르는 채널을 1개에서 3개로, 3개에서 4개로 늘리는 방식으로 기술적 진보를 이뤄왔다.

삼성전자가 이번에 발표한 논문은 트랜지스터 구조를 크게 바꾸는 기술이다. 기존 트랜지스터는 평면으로만 배치됐으나, 삼성전자는 이를 수직(3D)으로 쌓았다.

수직 적층 구조는 메모리 반도체에 먼저 도입된 개념이다. 낸드 플래시의 V-낸드, D램의 고대역폭메모리(HBM)가 적층을 통해 면적 한계를 돌파한 대표적인 사례다. 이러한 적층 구조가 이제는 시스템반도체 분야에서도 적용될 것으로 기대된다.

트랜지스터를 수직으로 쌓게 되면, 차지하는 면적이 절반으로 줄어들어 이론적으로 단위 면적당 집적도가 2배 증가하는 효과를 가져온다. 같은 면적의 웨이퍼에 두 배의 트랜지스터를 넣을 수 있다.

이번 논문 발표 전까지 수직 적층 트랜지스터의 업계 최소 게이트 간격(Gate Pitch; 트랜지스터의 가로 길이)은 48나노미터(nm)였다. 연구팀은 이를 42nm로 낮추며 더 미세한 공정을 구현하는 데 성공했다. 1 나노미터(nm)는 10억분의 1 미터다.

전력 효율은 같은 면적 안에 들어가는 트랜지스터 개수에 비례한다. 수직 적층 구조를 적용하면, 같은 면적당 트랜지스터 개수가 2배로 늘어나므로 전력 효율도 2배 개선된다.

기존 반도체 공정은 세대를 거듭할수록 성능이 약 15%씩 개선되는 것이 일반적이다. 반면 수직 적층 구조는 트랜지스터 수가 단숨에 2배 늘어나는 만큼, 이론적으로 성능도 100% 향상되는 효과를 가져올 수 있다.

삼성전자는 "해당 논문은 VLSI 심포지엄에서 10점 만점에 8.29점이라는 높은 점수로 1000편이 넘는 제출 논문 중 최상위권에 기재됐다"며 "수직 구조는 동일한 크기에 더 많은 트랜지스터를 집적할 수 있어, 차세대 로직 반도체를 발전시키는 새로운 길을 열어준다"고 강조했다.