권오현사장 "반도체 소비전력 매년 20% 감소"

ISSCC서 향후 10년비전 제시

“향후 10년간 반도체 설계시 소비전력과 관련한 전반적인 목표는 매년 평균 20%를 줄이는 것.”

권오현 삼성전자 반도체사업부장(사장)은 향후 반도체 개발과 관련해 세계반도체업계가 직면한 4대 도전에 대해 설명하면서 최대 과제로 이같은 전망을 내놓았다. 전세계 반도체업체에 숙제를 제시한 것으로 사실상 삼성전자 반도체 개발의 목표라고도 볼 수 있다.

고든 무어 인텔 전 회장이 1965년 4월 19일 일렉트로닉스 잡지에 '회로 집적도는 대강 18개월마다 2배로 증가할 것'이라는 예언적 기고를 한 것처럼 향후 반도체업계의 저전력 설계와 관련한 기준을 제시한 예언이 될지 주목된다.

美 캘리포니아 새너제이에서 열린 국제반도체물리학회(ISSSCC2011)에 참석한 권오현 삼성전자 사장은 21일 행사개막 기조연설에서 이같은 내용의 세계반도체업계의 차세대IC 설계 및 확대와 관련한 4대 과제를 설명했다.

권오현사장이 말한 향후 차세대 반도체를 위한 최대 과제는 ▲저전력소비 반도체 ▲차세대 트랜지스터 및 메모리 ▲반도체3D 적층 설계 ▲회로설계 혁신 등 4가지였다. 그는 이밖에 상변화메모리와 환경친화적 생산에 대해서도 강조했다.

권사장은 반도체업계가 이른바 ‘게이트리키지(gate-leakage)’현상과 씨름하고 있는 가운데 앞서가는 반도체업체들은 하이k와 메탈게이트로 욺겨가게 될 것이라고 전망했다. 그는 그러나 “이 또한 불충분하며 향후 10년간 매년 20%씩 반도체의 소비전력을 줄여야 한다”고 주장했다.

향후 10년간 세계 반도체업계의 비전을 담은 권오현사장의 기조연설에 담긴 최우선 과제는 단연 저전력소비 반도체였다. 하지만 권사장은 10나노급을 향한 미세화공정과 관련한 가장 유력한 후보로 FinFET를 꼽았으며 실리콘 적층기술인 스루실리콘비아(Through Silicon Via)기술의 활용도 빼놓지 않았다.

■전력소비 10년간 해마다 20%씩 줄여야

말할 것도 없이 IC는 전력소비가 많다. 업계가 180나노미터에서 90나노공정의 칩으로 움직였을 때 반도체 업계는 노드당 30%의 전력을 감소시킬 수 있었다고 권사장은 말했다.

그는 그러나 90나노 이하의 공정으로 돌아오자 이른바 동작전력을 더 이상 낮추기 힘든 이른 바 ‘쇼트 채널효과(Short channel effect)를 경험하게 됐다고 말했다.

반도체업계는 또한 게이트누출(gate-leakage)현상과도 씨름하고 있다. 이러한 문제를 해결하기 위해 선도 칩 제조업체들은 하이k와 메탈게이트로 옮기거나 옮겨 가게 될 것이다. 이는 동적 전력소비를 20%까지 줄일 것이라고 그는 덧붙였다.

권사장은 그러나 “이또한 여전히 충분치 않다면서 전력소비의 전반적인 목표는 향후 10년간 매년 20%를 줄이는 것”이라고 강조했다.

■FinFET가 차세대 트랜지스터로 가장 유력

20나노미터 로직노드를 넘어서면서 오늘날의 플레이너 트랜지스터는 가스를 다 소진시켜 버린다. 14나노미터에 이르면 반도체 업계는 새로운 트랜지스터 구조를 요구하게 될 것이다. 차세대 트랜지스터 후보군에는 무엇보다도 멀티게이트, FinFET,완전히 소진된 SOI(Silicon-On-Insulator),3D디바이스 등이 꼽힌다.

권오현사장에 따르면 FinFET는 20나노미터 노드를 넘어설 강력한 후보가 되고 있다.

예를 들면 하이k/메탈게이트 구조와 결합하면 FinFET는 전력을 10%나 줄이는 반면 성능은 20%나 높일 수 있다고 그는 말했다.

그는 또 오늘날의 D램,낸드,노어같은 오늘날의 메모리 기술이 얼마나 미세해지게 될지는 불분명하다고 말했다. 그는 삼성에서는 3D낸드,M램,P램,저항(Re)램 등 다양한 차세대 대체기술개발을 하고 있다고 전했다.

권사장은 그러나 전반적으로 시스템하우스들이 다양한 차세대 메모리 기술을 도입하는 것을 꺼려하고 있다고 언급했다. 그는 주문형상표부착생산(OEM)업체들이 더 광범위한 차세대 메모리형태를 받아들이기 위해서는 메모리하우스와 더욱더 협력해야 한다고 주장했다.

■3D 실리콘 적층 설계로 가자

실리콘적층기술인 스루실리콘비아(TSV)기술에 기반한 3D적층 디바이스시대가 오려면 좀더 시간이 걸릴 것으로 보인다. 그러나 삼성은 ISSCC에서 512핀을 가진 스마트폰이나 태블릿등 모바일기기용 I/O인터페이스를 발표했다.

이 칩은 50~59 나노생산공정에서 실행되는 것이다.

이것은 TSV적층기술에 의한 3D패키지에서 하우징될 것이며 2013년 출하될 것이다.

TSV기술에 의해 가능해진 광범위한 I/O메모리 인터페이스는 I/O회로와 내부연계저항부담을 줄이면서 최고 75%까지 전력절감 효과를 가져오게 될 것이다.

■회로설계에 필요한 새로운 혁신

권오현사장은 “일반적으로 사용되는 저전력 회로설계 기술들에는 클록게이팅,클록트리게이팅,파워게이팅,멀티스레쇼드/멀티채널 라이브러리와 전압아일랜드 등이 포함된다”고 말했다.

권사장은 “그러나 회로구조는 프로세스변화에 민감해 저전압에서 불안정한 경향을 보이며 전압을 낮출 수 있는 범위를 제한한다”고 말했다.

그는 “임베디드 S램은 특히 프로세스변화에 예민하다”고 말하며 “이를 극복하기 위해 S램 설계자들은 다양한 기술을 적용하고 있는데 이 가운데 하나는 읽기 지원 및 쓰기 지원 회로기술로서 이들이 S램 안정성을 향상시킨다”고 말했다.

권사장은 오늘 날의 6개트랜지스터(6T)메모리셀을 8T셀로 바꾸는 것도 매력적인 선택 가운데 하나라고 덧붙였다.