IBM-삼성, '성능 2배' 새 반도체 기술 'VTFET' 발표

수직(vertical) 트랜지스터 아키텍처 활용

IBM과 삼성전자는 수직(vertical) 트랜지스터 아키텍처를 활용한 신규 반도체 디자인(VTFET)을 15일 공개했다.

새 디자인은 기존 스케일링된 핀펫(finFET) 아키텍처 대비 전력 사용량을 최대 85%까지 절감할 수 있다. 이 반도체 기술은 IBM과 삼성전자가 뉴욕 올버니 나노테크 연구단지에서 진행한 공동 연구의 결과다.

IBM 올버니 나노테크 연구단지는 이러한 협업 접근 방식을 통해 반도체 연구를 위한 선도적인 에코시스템을 구축하고 신기술 개발 프로젝트를 끊임없이 진행해 제조 수요를 해결하고 글로벌 칩 산업의 성장을 가속화하도록 돕고 있다.

삼성전자와 IBM은 새 반도체 기술 'VTFET' 아키텍처를 공개했다

새로운 VTFET 아키텍처 개발에 따라 향후 반도체 산업은 나노 공정의 한계를 뛰어넘어 반도체 성능 확장을 지속할 수 있게 된다.

일주일동안 충전 없이 사용할 수 있는 핸드폰 배터리를 만들 수 있고, 암호화폐 채굴 및 데이터 암호화 등 높은 전력을 필요로 하는 작업의 전력 사용량 및 탄소 배출량을 절감할 수 있다. 전력 소비량이 낮은 사물인터넷(IoT) 및 엣지 기기를 지속적으로 확대해 해양부표, 자율주행차, 우주선 등 보다 다양한 환경에서 이러한 기기를 운용할 수 있도록 지원한다.

반도체 회로 내 집적되는 트랜지스터의 수가 2년마다 두 배씩 증가한다는 무어의 법칙은 현재 빠른 속도로 한계에 직면하고 있다. 점점 더 많은 트랜지스터가 한정된 면적에 포함되어야 함에 따라, 물리적인 면적 자체가 부족해지고 있기 때문이다.

기존의 트랜지스터는 반도체 표면에 수평으로 배치해 전류가 측면 또는 좌우로 흐를 수 있게 설계됐다. IBM과 삼성전자는 새로운 VTFET (Vertical Transport Field Effect Transistors) 기술을 통해 칩 표면에 수직으로 트랜지스터를 쌓아 수직 또는 상하로 전류를 흐르게 하는데 성공했다.

VTFET 공정은 칩 설계자들이 한정된 면적에 더 많은 트랜지스터를 집적할 수 있게 하며, 무어의 법칙이 가진 한계를 극복하고 성능을 높이는데 많은 장벽들을 해결한다. 아울러, 트랜지스터의 접점을 개선해 전류 낭비를 줄이는 동시에 더 많은 전류가 흐를 수 있게 지원한다. 전반적으로 새로운 공정 기술은 기존 핀펫 공정 칩 대비 2배 높은 성능 또는 전력 사용량을 85% 절감할 수 있다.

최근 IBM은 손톱만한 크기의 공간에 500억개의 트랜지스터를 집적할 수 있는 2나노미터(nm) 노드 기반 혁신 기술을 선보인 바 있다. VTFET 기술은 완전히 새로운 차원에 초점을 맞추고 있으며 무어의 법칙을 지속할 수 있는 방법을 제시한다.

올바니 나노테크 연구단지에서 개발된 혁신적인 기술 중 많은 부분이 상업화로 이어졌다. 오늘 IBM은 삼성이 5나노 노드에 기반한 IBM 칩을 생산할 것이라고 밝혔다. 이렇게 생산된 칩은 IBM의 자체 서버 플랫폼에서 활용될 것으로 예상된다. 2018년 삼성이 IBM의 7nm 칩을 제조할 것이라고 발표한 이후, 해당 칩은 올해 초 IBM 파워10 서버 제품군에 탑재됐다. 올해 초 공개된 IBM 텔럼 프로세서도 IBM의 설계를 기반으로 삼성전자에서 제조한 제품이다.

무케시 카레 IBM리서치 하이브리드 클라우드 및 시스템 담당 부사장은 “오늘 발표한 기술은 기존의 관습에 도전하며, 일상과 비즈니스를 개선하고 환경에 미치는 영향을 줄이는 새로운 혁신을 제공하며 세상을 발전시키는 방법에 대해 재고하는 것을 의미한다”며 “현재 반도체 업계가 여러 부문에서 어려움을 겪고 있는 상황에서도 IBM과 삼성은 반도체 설계 부문에서의 혁신은 물론, ‘하드 테크’를 추구해 나가는 데 함께 노력하고 있다는 것을 보여주고 있다”고 강조했다.