삼성, 기판 없는 반도체 본격 시동

삼성전자와 삼성전기가 인쇄회로기판(PCB) 없이 반도체를 패키징하는 기술을 생산 단계에 본격 적용할 전망이다. 이 기술은 반도체 소형화와 고직접화를 통해 칩셋이 적용될 기기 크기를 줄이고 제조원가까지 줄일 수 있는 신기술이다.

삼성전기는 지난 21일 차세대 기판 신제품 개발과 인프라 구축에 2천632억원을 투자한다고 밝혔다. 회사 측은 품질 적격성 시간을 6~12개월로 보고 있다. 때문에 본격 상용화 시기는 이르면 내년초가 될 전망이다.

삼성전자와 연구개발에 협력해온 내용을 실제 투자에 옮긴 것이다. 삼성전자는 지난달 투자자 대상 포럼에서 이례적으로 자체 개발 반도체 패키징 기술을 외부에 처음으로 공개하기도 했다.

반도체 패키징이란 칩을 디바이스에 적용하기 위해 포장하는 기술이다. 이 때 칩의 입출력(I/O) 단자 배선을 기판에 연결하기 위해 바깥으로 빼는 과정이 포함된다. 반면 삼성전자와 삼성전기가 공동으로 추진하는 팬아웃패널레벨패키지(FoPLP) 기술은 PCB를 쓰지 않고 I/O 단자를 늘릴 수 있다.

PCB를 쓰지 않기 때문에 패키지 면적이 줄어든다. IT 디바이스 내에 칩이 차지하는 면적을 크게 줄일 수 있다는 설명이다. 또 PCB를 쓰지 않는 만큼 원가 역시 크게 줄일 수 있는 장점이 있다.

관련 기술은 대만 TSMC가 먼저 갖춘 것으로 알려졌다. 삼성의 패널 단과 달리 웨이퍼 단에 적용하는 점이 특징이다. TSMC는 삼성에 미세공정에 뒤지고도 이같은 기술을 통해 애플의 차기 아이폰의 AP 파운드리를 전량 수주했다는 것이 업계의 일반적 시각이다.

삼성전기는 현재 추진중인 차세대 기판 신제품이 TSMC가 가진 웨이퍼 단(FoWLP)의 패키징 기술보다 앞선 것이란 점을 강조하고 있다. PLP는 WLP와 경쟁 기술이 아니라 한발 앞선 차세대 기술이라는 것이다.

실제 원형의 웨이퍼에서 칩을 찍어내는 것보다 네모난 패널에서 칩을 찍어내는 것이 훨씬 비용 효율적이다. 원판에서 사각형의 칩을 찍어내면 테두리 부분을 많이 버려야 하지만 네모판은 버리는 부분이 대폭 줄어들기 때문이다.

삼성은 칩 절단시 원판에서는 최대 85%의 면적을 활용할 수 있고 네모판에서는 95%까지 활용할 수 있을 것으로 보고 있다. 이에 300mm FoWLP보다 훨씬 비용 효율적인 기술이라는 입장이다. 경쟁사 대비 우월한 기술이란 판단이 섰기 때문에 투자자들 앞에서도 민감한 반도체 기술을 공개했다는 분석이 나온다.

아울러 패키지 하나에 여러 칩을 올리는 SiP(system in Package) 설계도 가능하다. 이를테면 패키지 상단에 D램, 낸드플래시를 올리고 아래에는 애플리케이션 프로세서(AP)나 전력관리를 하는 PMIC를 놓는 식이다. 이 방식으로 IT 기기 안에 칩이 차지하는 공간은 더욱 줄어든다.

이를 위해 삼성전자가 다져온 패키징 특허중 3D 패키지 기술이 36%에 달한다. 멀티다이 SiP는 기존 IT 기기 외에도 IoT, 웨어러블 디바이스, 오토모티브(차량) 등 적용 범위가 무궁무진하기 때문이다.