삼성전자-TSMC, 2025년 2나노 불꽃 경쟁...세부 로드맵 공개

파운드리 업체 삼성전자와 TSMC가 2025년부터 2나노미터(nm) 공정으로 반도체 양산을 목표로 하면서 두 회사간 첨단미세 공정 경쟁에 다시 불이 붙을 전망이다. 양사는 지난해 3나노 공정 양산에 이어 2나노 공정 양산 준비에 돌입했다.

특히 TSMC는 2나노 공정 세부 로드맵을 공개하며 기술 우위를 강조했다. 파운드리 분야는 기술을 개발해도 고객사를 확보해야 수익을 낼 수 있다. 양사는 향후 고객사 확보 여부에 따라 경쟁 결과가 판가름 날 것으로 보인다.

2022년 6월 30일 삼성전자 파운드리사업부 (좌측부터) 정원철 상무, 구자흠 부사장, 강상범 상무가 화성캠퍼스 3나노 양산라인에서 3나노 웨이퍼를 보여주고 있다. (사진=삼성전자)

TSMC는 지난달 26일 미국 캘리포니아주 샌타클래라에서 '북미 기술 심포지엄'을 개최하고 2나노 및 3나노 첨단 공정 로드맵을 발표하며 "현재 2나노 공정(N2) 개발을 순조롭게 진행 중이며, 2025년 말에 대량 생산에 들어갈 계획이다"라고 밝혔다.

이어 TSMC는 "N2 공정은 올해 업그레이드 버전으로 양산 예정인 3나노 N3E 보다 성능은 10~15% 향상되고, 동일한 속도에서 전력은 25%~30% 절감되며, 칩 밀도는 1.15배 이상 높다"고 강조했다.

TSMC 2나노(N2) 공정은 3나노(N3E) 보다 성능은 10~15% 향상되고, 동일한 속도에서 전력은 25%~30% 절감되며, 칩 밀도는 1.15배 이상 높다.(자료=TSMC)

삼성전자 또한 지난달 27일 1분기 실적발표 컨퍼런스콜에서 "2나노 공정은 2025년 양산을 목표로 개발 중이다"고 밝혔다. 앞서 최시영 파운드리사업부장 사장은 지난해 10월 실리콘밸리 '삼성 파운드리 포럼'에서도 "2025년에는 2나노, 2027년에는 1.4나노 공정을 도입할 계획이다"고 언급한 바 있다.

TSMC는 2나노 공정 세부 로드맵도 공개했다. TSMC는 2025년 N2에 이어 2026년에는 N2에서 진화된 N2P와 N2X 공정으로 양산을 시작할 계획이다. N2P는 N2 나노시트 GAA 트랜지스터 뒷면에 전원 레일을 추가하는 방식이다. 이를 통해 N2 보다 트랜지스터 성능을 높이고, 전력 소비를 줄일 수 있다.

N2X는 높은 전압과 클럭이 필요한 하이엔드 CPU와 고성능컴퓨팅(HPC)용 반도체를 겨냥한 공정이다. 이 공정은 설계 기술 공동 최적화(DTCO)가 얼마나 많이 실행되는지에 따라 성능이 크게 좌우될 것으로 예상된다.

삼성전자와 TSMC 모두 2나노에서 게이트올어라운드(GAA) 공정을 사용한다는 점에서 주목된다. GAA는 채널의 3개면을 감싸는 기존 핀펫(FinFET) 구조와 비교해, 게이트의 면적이 넓어지며 공정 미세화에 따른 트랜지스터 성능 저하를 극복하고 데이터 처리 속도와 전력 효율을 높이는 차세대 기술이다. 앞서 삼성전자는 지난해 6월 양산을 시작한 3나노 공정부터 GAA 기술을 TSMC 보다 먼저 적용했다.

양사는 2나노 공정 생산을 위한 신규 팹(공장) 건설에 착수했다. TSMC는 대만 신주과학단지 내에 80조원을 투자해 2나노 팹을 올해 초부터 짓고 있다. 해당 팹은 2025년 하반기에 2나노 공정 시제품을 출시해 2026년부터 대량 생산할 계획이다.

삼성전자는 현재 화성캠퍼스에서 3나노 GAA 파운드리 공정 제품을 생산하고 있으며, 향후 평택 캠퍼스에서 3나노 및 2나노 공정 생산을 확대해 나갈 예정이다.