대만 TSMC, 회로선폭 9nm까지 줄인다

대만의 세계 1위 반도체 파운드리(수탁생산) 업체 TSMC는 전통적인 반도체 칩의 회로선폭을 9나노미터(㎚: 10억분의 1m)까지 줄일 수 있는 새로운 반도체 설계기술을 개발, 시제품 실험에 성공했다고 13일 뉴스팩터가 보도했다.새 설계기술은 기존 반도체 칩의 주류를 이루고 있는 상보성금속산화막반도체(CMOS) 전계효과트랜지스터(FET)의 기본 설계를 변경, 1개 트랜지스터 소자 당 1개가 붙던 게이트(gate)의 수를 2개로 늘림으로써, 좁은 회로선폭에서 나타나는 전류 누출과 발열의 문제를 획기적으로 개선한 것이라고 회사측은 밝혔다. 기존 CMOS FET 소자는 ’드레인’(drain)에서 ’소스’(source)로의 전류 회로와, 이 회로 상에서 전류를 흘리고 막음으로써 0과 1의 디지털 신호를 만드는 게이트로 이루어진다. 이 같은 구조는 회로선폭이 줄어듦에 따라 게이트의 전류 차단이 점점 어려워지면서 전류가 누출되고 열이 발생하는 문제점을 보이게 된다. 반면 TSMC의 새 설계기술은 소자 하나 당 두 개의 게이트로 전류를 보다 완전히 차단함으로써 CMOS 회로선폭을 더욱 줄여갈 수 있는 기술적 토대를 마련한 것으로 평가된다. 이 새로운 트랜지스터는 소자 위에 추가 게이트가 붙는 형태가 마치 물고기의 등 지느러미와 비슷해 ’핀(fin:지느러미)FET’로 불리고 있다.TSMC의 최고기술책임자(CTO) 후 천밍은 “35㎚ 회로선폭으로 제작한 시제품 실험에 성공한 후, 현재는 25㎚급 시제품의 개발을 진행중”이라며, “자체 모의실험(simulation) 결과 회로선폭을 9㎚까지 줄일 수 있을 전망”이라고 밝혔다. 업계 전문가들은 이로써 CMOS 기술의 수명이 약 20년 연장될 것으로 내다보고 있다. 현재 반도체업계는 130㎚(0.13㎛) 회로선폭 기술을 본격 상용화하고, 이어서 90㎚(0.09㎛) 기술의 상용화를 준비하고 있는 상황이다. 그동안은 40㎚ 회로선폭이 CMOS의 이론적 한계로 받아들여져 왔으며, 업체들은 이에 따른 반도체 성능의 한계를 극복하기 위해 다양한 신기술의 개발을 추진해왔다. @